Thiết kế IP Core AES-128 hướng ASIC, ứng dụng cho bảo mật truyền dữ liệu Ethernet trên FPGA

Abstract

Đề tài tập trung nghiên cứu và thiết kế IP Core AES-128 sử dụng ngôn ngữ mô tả phần cứng Verilog, hướng tới mục tiêu tối ưu hóa cho quy trình sản xuất chip chuyên dụng (ASIC). Kiến trúc phần cứng được xây dựng dựa trên việc tính toán kỹ lưỡng các khối logic tổ hợp, nhằm đảm bảo sự cân bằng giữa diện tích chip và năng lượng. Việc thiết kế theo phong cách RTL hướng ASIC giúp IP Core có tính linh hoạt cao, không phụ thuộc vào tài nguyên đặc thù của hãng sản xuất FPGA.